핵심 정보
- 경력
- 경력(년수무관)
- 학력
- 대졸(4년제) 이상
- 근무형태
- 정규직
- 급여
- 면접 후 결정
- 근무요일
- 주 5일(월~금)
- 근무지역
- 경기 수원시 권선구
상세요강
반도체 PI PI_DFT DT PD DV RTL Foundation IP Desing Platform
▣ 회사소개
- 20년 이상 업력의 코스닥 상장 중소기업
- 주문형 반도체 제조설계
- 경기도 수원
▣ 포지션 및 주요업무
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PI
∙ 개발 SoC에 적합한 Logic level 구현 및 검증
∙ 고성능CPU, 고속Interface IP등의 Complex clock구조에 따른 Timing Methodology 구현
∙ UPF 구현 및 Low Power Specific SoC 개발
∙ Design Flow, Signoff Methodology 개발 및 구현
∙ ASIC Frontend Implementation
- Logic Synthesis, STA, SDC Clean, Formal Verification
- Low Power Implementation, UPF design flow
- SCAN, ATPG, Memory BIST
- High Speed IP (DDR5/PCIe/NANDPHY) Implementation
- High Speed IP (DDR5/PCIe/NANDPHY) Implementation 및 Test Scheme 구현 경험자 우대
- FinFET 경험자 우대
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PI_DFT
∙ (Deep submicron ASIC) Test Strategy 계획 및 설계 검증 업무
∙ SCAN, MBIST 등 구현 업무
∙ IP에 맞는 Interface Test 방법 설계 업무
∙ LBIST/POST등의 Automotive DFT feature
∙ DFT Implementation and Diagnosis
- Chip DFT architecture implementation
- Logic DFT : SCAN architecture configuration, ATPG and Diagnosis
- Memory DFT : BIRA/BISR, BIST and Diagnosis
- DFT for Analog IP, Special IO and Automotive device
- 양산 수량 1억개 이상 제품 개발 경험자 우대
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DT
∙ Work closely with Design Flow team at company headquarters to gain a deep understanding of design
methodology & flow, technology capabilities and constraints.
∙ Good knowledge in script/programming languages such as Perl, Python, TCL, C/C+
∙ Experience with complete ASIC or Standard Product Implementation flow
- 4+ years RTL Synthesis/Timing Constratint Creation, Analysis and Closure
- 4+ years Floorplan/Place/Route and related work
- Proficiency with design tools, flows and Tcl/Perl/Python script language
∙ 5+ years of hands on experience on RTL2GDSII or supporting SoC designs for the same including
converging and taping out multi-Ghz SoC design partitions with multiple power domains on leading
edge process technology (10nm/5nm/3nm or more advanced)
∙ 공학전공 (석박사 우대)
Bachelor’s Degree in Electrical Engineering, Computer Engineering,
Computer Science, or related field
∙ 외국어 회화 가능자 우대
∙ Design Flow/Design Methodology 관련 경력 우대
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PD
∙ Physical Level 구현(Floorplan, Placement, CTS, Routing) 및 검증
∙ Physical Design Flow 및 Implementation Methodology 개발 및 구현
∙ Physical Verification 및 SI/PI/EM 분석
∙ Physical Verification (Calibre PERC/DRC/ERC/LVS)
∙ Auto P&R layout and physical verification
- Auto P&R Tool 유경험자
- Tcl script 작성 가능자
∙ SI/PI analysis
- Ansys redhawk 유경험자
- On-chip and system level signal/power integrity 및 reliability analysis
- ASIC design flow (RTL to GDS)에 대한 이해
- EDA data format (LEF/DEF, GDS, Liberty, STA, SPEF)에 대한 이해
- Voltage drop 또는 EM hot-spot의 원인 분석
- CPM(Chip Power Model) 생성 및 적용
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DV
∙ RTL 수준의 설계 및 검증
∙ UVM 환경을 통한 Design Verification
∙ 반도체 IP 설계 및 요소 IP 결합, 통합 SoC를 개발
∙ SOC/IP Design Verification
- SOC Architecture 및 IP Specification에 대한 이해를 바탕으로 기능 검증 수행
- SystemVerilog 등 HVL(Hardware Verification Language) 이용
- UVM 기반 검증 환경
∙ SOC/IP Design Verification
- RTL 설계 경험자 우대
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RTL
∙ System IP integration을 통한 Custom SoC 설계
∙ CPU 및 NOC(Network on Chip) 기반의 Bus를 활용한 SoC를 개발
∙ System peripheral 설계
∙ RTL Design
- RTL Design with Verilog or SystemVerilog
- Logic synthesis와 timing constraints에 대한 이해
- DFT/SCAN에 대한 이해
∙ RTL Design
- Soc 기반(Processor & AMBA Bus) System 개발 경험자
- script language 유경험자 우대 (shell programming/Perl/python)
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Foundation IP
∙ Standard Cell Library 개발
∙ Embedded Memory 개발
∙ 고객 기술지원(SoC, Custom)
∙ Design Kit / Test Chip 설계 및 검증
∙ Standard cell library 개발 인력
- 최소 5년 정도의 cell circuit 설계 또는 analog 회로 설계 경험자
- Cell library characterization 경험자
- 첨단공정 (FinFET)을 이용한 개발 경험자 선호
∙ Embedded SRAM/ROM 개발 인력
- 최소 5년 정도의 SRAM/ROM core 설계 또는 analog 회로 설계 경험자
- 첨단 공정 (FinFET)을 이용한 개발 경험자 선호
- Configurable SRAM/ROM core 설계 경험자 선호
∙ Design kit 개발/검증 인력
- 최소 3년 이상의 design kit 개발 및 Library QA 경험자
- ASIC/SOC Physical implementation & design (RTL-to-GDS) 경험자
- 주요 EDA tool (Cadence, Synopsys, Mentor) 사용 가능한 자
- Programming language 숙련자 (Linux, C-shell, Tcl, Perl, Python, ...)
- IP-level Test-chip 제작 및 Silicon 검증 경험자
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Desing Platform
∙ System Platform 개발/검증
∙ System Application 개발/검증
∙ 고객 기술지원
∙ CPU Implementation / Hardening
∙ CPU: CPU Hardening 인력
- 최소 10년 정도 logic 공정을 이용한 Front-End/Back-End 경험자
- 최소 5년 정도 FinFET 공정을 이용한 SOC Front-End/Back-End 경험자
- Advanced CPU core (Cortex-A5x, A7x) Hardening 경험자 우대
∙ DP: Design platform 개발/검증 인력
- Top integration 및 verification 경험자 (최소 3년 이상 유경험자)
- Block/IP integration 및 verification 경험자 (최소 5년 이상 유경험자)
- CPU subsystem 설계 경험자 (최소 3년이상 유경험자)
- Platform-based FPGA 설계 및 검증 경험자
- Programming 가능자 우대 (Linux, C-shell, Tcl, Perl, Python, …)
▣ 연봉
경력별 협의
▣ 접수방법
1. 이력서(사진첨부 / 연락처 및 희망 연봉기재)
2. 자기(경력)소개서(근무회사 소개 및 주요 경력업무 위주로 기재)
3. 가급적 MS-word 자료를 부탁드립니다.
※ 채용마감일이 따로 있지는 않으며 채용시 마감인 관계로 빠른 지원을 부탁드립니다.
▣ 담당자
헤드헌팅 전문주식회사 KoreaHR 변재웅 대표
· 웹사이트: http://koreahr.co.kr
· 연락전화번호 : 02-2038-3232
· 휴대폰 : 010-4007-5737
· 카카오톡 오픈채팅 : https://open.kakao.com/o/sW3keQK
· 명함주소 : http://koreahr.co.kr/card.jpg
· 메일주소 : job@koreahr.co.kr
접수기간 및 방법
남은 기간
00
일
00:00:00
- 시작일
- 2024.07.04 22:00
- 마감일
- 2024.07.22 23:59
- 지원방법
- 입사지원
- 접수양식
- 자유양식
- 담당자
- 변재웅
- 연락처
- 02-2038-3232
마감일은 기업의 사정, 조기마감 등으로 변경될 수 있습니다.
기업정보
이 기업의 다른 공고 (89건)
- 대표자명
- 변재웅
- 기업형태
- 중소기업, 주식회사
- 업종
- 경영 컨설팅업
- 설립일
- 2005년 4월 21일 (업력 20년차)
- 홈페이지
- http://koreahr.co.kr
- 기업주소
- 서울 영등포구 여의서로 43, 902호
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