핵심 정보
- 경력
- 경력 5~15년
- 학력
- 대졸(4년제) 이상
- 근무형태
- 정규직 수습기간 3개월
- 급여
- 면접 후 결정
- 근무지역
- 서울 강남구
상세요강
[서울/보안팹리스/코스닥상장 ] SoC 디자인 검증 경력
안녕하세요. 서치펌 탑앤스카우트입니다.
하기와 같이 SoC 디자인 검증 경력자를 채용하고자 하오니 관심 있는 분의 많은 지원 바랍니다.
[기업안내]
- 주요 사업: 스마트카드 및 단말기 전문 인증업체
- 근무지: 서울 강남구
- 근무형태: 정규직
- 처우 및 복리후생: 면접 후 협의
[주요 업무]
- MTB 프로젝트 수행을 위한 SoC 설계/검증 업무
- FPGA업무
[자격 요건]
- 대졸이상
- 경력 5년 이상 ~15년
- ARM Core 혹은 RISC-V 기반의 SoC내의 IP 개발 및 검증 경험
- Verilog, System Verilog HDL coding 및 Simulation 경험
- Cadence, Synopsys EDA tool (EQC, Spyglass, Design Compiler 등)
- Peripheral IP 개발 및 검증 경험
- SoC 디자인 경험
- FPGA 검증 경험
- UVM 기반 검증 경험
- UPF, low power design 경험
[전형방법]
- 서류전형 > 면접전형(1,2차) > 최종합격
[제출서류]
- 이력서 (경력기술서 및 자기소개서 포함)
- 그 외 증빙서류는 입사 후 제출
[연락처]
- 담당자: 박정아 본부장
- 연락처: 02-6959-2841
- E-mail: japark@topnscout.com
안녕하세요. 서치펌 탑앤스카우트입니다.
하기와 같이 SoC 디자인 검증 경력자를 채용하고자 하오니 관심 있는 분의 많은 지원 바랍니다.
[기업안내]
- 주요 사업: 스마트카드 및 단말기 전문 인증업체
- 근무지: 서울 강남구
- 근무형태: 정규직
- 처우 및 복리후생: 면접 후 협의
[주요 업무]
- MTB 프로젝트 수행을 위한 SoC 설계/검증 업무
- FPGA업무
[자격 요건]
- 대졸이상
- 경력 5년 이상 ~15년
- ARM Core 혹은 RISC-V 기반의 SoC내의 IP 개발 및 검증 경험
- Verilog, System Verilog HDL coding 및 Simulation 경험
- Cadence, Synopsys EDA tool (EQC, Spyglass, Design Compiler 등)
- Peripheral IP 개발 및 검증 경험
- SoC 디자인 경험
- FPGA 검증 경험
- UVM 기반 검증 경험
- UPF, low power design 경험
[전형방법]
- 서류전형 > 면접전형(1,2차) > 최종합격
[제출서류]
- 이력서 (경력기술서 및 자기소개서 포함)
- 그 외 증빙서류는 입사 후 제출
[연락처]
- 담당자: 박정아 본부장
- 연락처: 02-6959-2841
- E-mail: japark@topnscout.com
함께하기 위한 방법
- 접수기간 : 2024년 07월 08일 (월)13시 00분 ~ 2024년 08월 07일 (수) 23시 59분
- 접수방법 : 사람인 입사지원
- 이력서양식 : 사람인 이력서 양식
함께하기 위한 여정
- 서류전형
- 1차면접
- 최종합격
접수기간 및 방법
남은 기간
00
일
00:00:00
- 시작일
- 2024.07.08 13:00
- 마감일
- 2024.08.07 23:59
- 지원방법
- 접수양식
- 사람인 이력서 양식
- 담당자
- 박정아 (헤드헌팅본부)
마감일은 기업의 사정, 조기마감 등으로 변경될 수 있습니다.
기업정보
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